Dual Bus 기반 공유 메모리에서 캐쉬 일관성 정책의 성능 분석에 관한 연구

공유 메모리 다중 프로세서 시스템에서, 캐쉬를 탑재한 각 프로세서는 버스를 통하여 공유된 메모리와 연결되어 있다. 이 시스템의 수행도는 첫째, 버스 전송 지연 시간에 영향을 주는 프로세서와 모듈들의 숫자, 둘째, 캐쉬 일관성 정책 때문에 일어나는 버스 혼잡도에 의해 좌우된다. 본 논문은 다중 프로세서 시스템을 통하여 캐쉬 일관성을 해결하는 방법을 소개할 것이다. 이 시스템은 MIPS PIOK에 근거하여 설계되었으며, 4개의 프로세서와 캐쉬, 그리고 에이전트, 듀얼 버스로 구성되었다. 각 프로세서들은 7개의 파이프라인으로 구성되었으며, 에이전트는 로컬 버스와 시스템 버스 사이에 위치한다. 일반적으로 단일 버스 시스템 상에서 스누피 프로토콜로써의 캐쉬 일관성 정책에는 쓰기 무효화 방식이 쓰기 갱신 방식보다 더 작은 overhead를 가진다고 알려져 있다. 그러나 듀얼 버스 상에서 어떤 방식이 더 좋은지는 측정하기 어렵다. 본 논문에서 다중 프로세서 시스템 구성과 측정을 통해 효과적인 프로토콜을 결정할 것이며, 듀얼 버스 상에서 캐쉬 일관성 정책의 대안을 제시할 것이다. 우리는 Verilog HDL로 시스템을 설계하였으며, Cadence Verilog XL과 Synopsis Deign Analyzer을 사용하여 시스템을 통합하였다.