Extraction du parallélisme à l'exécution pour la synthèse d'applications basées sur un NoC

L’acceleration d’algorithmes sur FPGA presente des avantages en termes de performances et de consommation d’energie. Cependant, la synthese d’algorithme sur FPGA necessite des connaissances architecturales afin d’assurer une bonne exploitation de leur parallelisme intrinseque. Dans cet article, nous proposons une approche alternative a l’extration du parallelisme basee sur l’execution d’un programme. Cette approche s’appuie sur un NoC pour generer une application a base d’accelerateurs materiels a gros grains grâce a un controle des tâches distribue. Un mecanisme de configuration des chemins de donnees permet a plusieurs algorithmes de pouvoir s’executer sur une meme architecture. Nous nous appuyons sur un algorithme financier, aux dependances de donnees intriquees, pour valider notre approche en simulation.