VHDL 설계 환경 구축

하드웨어 기술 언어로서 VHDL 사용하여 설계할 수 있는 설계환경 구축에 대하여 설명하고, 하드웨어 설계와 이의 동작 검증을 위한 VHDL 기술문으로부터 synthesis와 시뮬레이션 지원 측면에서 문제점과 그의 해결을 위한 연구 결과로서, VHDL 부분사양의 설정과 VHDL 설계환경구축의 일환으로 연구된 VHDL Analyzer에 관하여 각부분으로 나누어 설명한다.