Data Weighted Averaging을 이용한 3차 멀티비트 Sigma-Delta 변조기

본 논문에서는 DWA(Data Weighted Averaging) 방식의 sigma-delta 변조기에서 피드백 지연시간을 최적화 할 수 있는 DWA 구조의 블록도 및 타이밍도를 제안한다. 변조기 설계를 위하여 MATLAB 모델링으로 적분기의 최적 계수를 설정한 후 변조기의 비이상성을 고려하여 완전 차동 SC 적분기, 피드백 DAC. 9-레벨 양자화기, DWA를 설계하였다. 각 블록을 이용하여 실현된 3차 멀티비트 sigma-delta 변조기는 0.35㎛ CMOS 공정으로 칩으로 제작하였고, 동작 특성은 12vp-p 825kHz의 입력 신호, 샘플링 주파수 52.8MHz에서 75dB의 SNR과 74dB의 DR을 가진다.