Shrinking key generator for parallel process

본 발명은 2:1 멀티플렉서를 이용하여 병렬 처리 로직으로 구성하여 키 생성 속도를 향상시키도록 하는 병렬 처리 축소 키 생성기에 관한 것이다. 이와 같은 본 발명은 선택 선형궤한 쉬프트 레지스터(LFSR)와, 소스 선형궤한 쉬프트 레지스터(LFSR) 및 출력량 레지스터를 갖는 축소(Shrinking) 키 생성기에 있어서, 상기 선택 LFSR의 선택 비트에 의해 상기 소스 LFSR의 소스 비트 또는 소정의 입력 비트를 선택하는 선택 논리회로와, 상기 선택 논리회로의 출력 비트들이 채워질 인덱스를 지정하는 인덱스 카운터와, 상기 인덱스 카운트의 지정에 따라 상기 선택 논리회로의 출력 비트를 쉬프트시키는 출력량 레지스터로 구성된다. 순차 처리 로직, 병렬 처리 로직, FPGA, ASIC