성능 제약 조건하에서 에 적합한 MPSoC 버스 구조 최적화
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최근 여러 개의 프로세서 및 메모리를 한 개의 칩에 구현하여 다양한 알고리즘을 구현하는 Multi-Processor System-on-Chip (MPSoC) 설계가 가능해지면서 각 프로서세 간 Interconnection을 최적화하는 문제가 중요해졌다. Application에 따른 최적 Interconnection이 다르기 때문에, 체계적인 방법론과 다양한 통신 구조에 대한 분석이 필요하다. 본 논문에서는 설계자의 Application에 따라 성능제약 조건을 만족하는 저비용 Bus Interconnection 구조를 찾는 새로운 방법을 제안하였다. 실험을 위하여 H.264/AVC의 디코딩과정 중 디블록킹 필터를 설계 예로 이용하여, 제안한 방법으로 성능제약 조건 내에서 저비용의 구조를 찾았다. 같은 성능으로 최적화 전의 구조에 비해서 버스 분할에 필요한 추가 로직 사용이 86% 감소하며, Wire 길이가 50% 감소한다. 또한 다양한 성능 제약 조건에 대한 저비용 버스 구조를 찾을 수 있었다.