Contributions à la synthèse d'architecture virgule fixe à largeurs multiples

L'implantation d'applications de traitement numerique du signal dans un systeme embarque requiert l'usage de l'arithmetique virgule fixe et impose de minimiser le nombre de bits pour representer les donnees. Cette action permet de reduire la surface et la consommation mais entraine une perte de precision des calculs. Il est donc necessaire de specifier une contrainte de precision au niveau applicatif. Contrairement aux processeurs, ASIC et FPGA permettent une liberte totale sur les choix du nombre des unites arithmetiques et du nombre de bits pour les E/S de chacune. Ceci constitue un potentiel important pour l'optimisation d'architectures. Cependant l'optimisation est difficile car liee au probleme du partage de ressources. Ce travail propose une methodologie d'optimisation d'architecture virgule fixe a largeurs multiples, sous contrainte de precision et de temps d'execution, basee sur un processus iteratif faisant intervenir groupement de donnees, choix des nombres de bits et synthese.