Architectures paralleles systoliques pour la compression de donnees et la manipulation des sous-chaines

Nous proposons dans ce travail plusieurs algorithmes et architectures paralleles pour la manipulation des sous-chaines et la compression de donnees. Le modele parallele choisi est le modele systolique connu comme etant aussi bien rapide et efficace que facile a implementer en vlsi. Dans un premier temps, deux architectures systoliques pour la manipulation des sous-chaines sont presentees. La premiere est un reseau unidimensionnel pour la detection des repetitions, des motifs de caracteres repetes plusieurs fois consecutives, dans une chaine de caracteres. La deuxieme est bidimentionnelle. Elle calcule les statistiques des sous-chaines d'une chaine donnee, c'est a dire le nombre de fois que chaque sous-chaine est rencontree dans la chaine originale. Ces reseaux sont des ameliorations significatives de deux architectures proposees dans an84 en y introduisant la notion de division de cycle d'horloge. En ce qui concerne la compression de donnees, nous etudions trois reseaux systoliques unidimensionnels. La methode de compression utilisee dans les trois s'appuie sur ce qu'on appelle les self-organizing lists. Son efficacite depend directement a l'heuristique de mise-a-jour de la liste utilisee. La premiere architecture est une implementation efficace d'une heuristique bien etudiee dans la litterature qui s'appelle transpose. Les deux autres sont des implementations de deux heuristiques hybrides : une qui est deja proposee dans plusieurs articles mais sans implementations systoliques et une autre que nous proposons et montrons qu'elle est plus efficace que la premiere.