Formale Verifikationsverfahren (Formal Verification)

Formale Verifikationswerkzeuge geben dem Entwickler digitaler Schaltungen und eingebetteter Systeme eine klare, positive Bestätigung, dass sein Entwurf korrekt, also frei von logischen Fehlern ist. Das Interesse an solchen Werkzeugen ist durch eine Reihe von Fakten bedingt: • Die sehr hohen Kosten von Rückrufaktionen fehlerbehafteter Hardware. Das klassische Beispiel ist der Fehler im Gleitkommarechenwerk des PentiumI-Prozessors. Die geschätzten Kosten der Rücknahme fehlerhafter Bausteine durch die Fa. Intel im Jahr 1994 waren ca. 500 Mio. Dollar. Für die Hersteller besteht die zwingende Notwendigkeit, Chips mit Millionen von Transistoren fehlerfrei zu entwerfen. • Die Simulationskrise. Die exponentiell ansteigende Integrationsdichte führt zu immer mehr Gattern pro Chip. Damit steigt die für einen akzeptablen 5berdeckungsgrad notwendige Simulationszeit ebenfalls exponentiell an. Nach jeder Entwurfsiteration müssen die Testmuster erneut simuliert werden. Simulationszeiten belaufen sich oft auf Hunderte von Jahren an Rechenzeit. Sie verursachen nicht nur hohe Kosten, sondern zögern insbesondere die Zeit zur Produkteinführung (Time-toMarket) hinaus. • Das rapide, aber immer weniger bewusst wahrnehmbare Durchdringen aller, insbesondere auch der sicherheitskritischen Bereiche des Alltagslebens durch digitale Hardware und Software („ubiquitäres Rechnen“). Damit werden immer mehr Werte vom korrekten Funktionieren dieser Systeme abhängig. Entwurfskorrektheit ist daher die entscheidende Qualität in Anwendungen wie der Automobilelektronik, der Medizintechnik und ganz allgemein im Bereich eingebetteter Systeme.