Automatyczna weryfikacja i synteza regułowego modelu sterownika logicznego

[1]  Iwona Grobelna,et al.  Formal verification of embedded logic controller specification with computer deduction in temporal logic , 2011 .

[2]  Edmund M. Clarke,et al.  Model Checking , 1999, Handbook of Automated Reasoning.

[3]  Iwona Grobelna.  Regułowa reprezentacja interpretowanych sieci Petriego sterowania dla potrzeb syntezy i weryfikacji , 2011 .

[4]  James Pardey,et al.  Logic synthesis of synchronous parallel controllers , 1991, [1991 Proceedings] IEEE International Conference on Computer Design: VLSI in Computers and Processors.

[5]  Iwona Grobelna,et al.  Weryfikacja modelowa interpretowanych sieci Petriego sterowania , 2011 .

[6]  Marian Adamski,et al.  Petri nets and Activity Diagrams in logic controller specification - transformation and verification , 2010, Proceedings of the 17th International Conference Mixed Design of Integrated Circuits and Systems - MIXDES 2010.

[7]  Marian Adamski,et al.  Model checking of Control Interpreted Petri Nets , 2011, Proceedings of the 18th International Conference Mixed Design of Integrated Circuits and Systems - MIXDES 2011.