Fat Tree Based Network-on-Chips for 3-D ICs

半導体技術の進歩により Network-on-Chip(NoC)に搭載できるコアの数が増える一方,配線遅 延の問題はますます深刻化している.そこで注目を浴びているのがチップの 3 次元化である.3 次元 IC では,チップを垂直方向に積み重ねることで個々のチップサイズを小さくできる. 我々は 3次元 NoC 向けに Fat Tree ベースのトポロジを検討している.ツリー型トポロジは,ルー ト付近のリンクの長さが長くなるため配線遅延の点で不利であると考えられてきたが,3次元化によっ てこの問題を大幅に改善できることが分かった.本論文では,Fat Tree および Fat H-Tree トポロ ジを 3次元 NoC 向けに効率的にレイアウトする方法を提案し,チップ面積,配線量,配線遅延,リ ピータ数,消費電力について同サイズの 2次元レイアウトと比較した.その結果,1) 配線量は 25.0% から最大 50.0% 削減された,2) 配線遅延が小さくなり,挿入されるリピータの数が減った,3) これ によりフリットの転送エネルギーが最大 59.7% 削減された,4) 3 次元化によってチップ面積が最大 5.0% 増加したが,これはメッシュの 3 次元化に比べて十分低コストである,という点を確かめた.