이퀄라이저 적응기를 포함한 12.5-Gb/s 저전력 수신단 설계

본 논문에서는 이퀄라이저 적응기(adaptation)를 포함하는 12.5 Gb/s 저전력 수신단 설계에 대해서 기술한다. 샘플러와 직렬 변환기를 사용한 저전력 아날로그 이퀄라이저 적응기를 구현함으로써 채널과 칩 공정 변화에 능동적으로 적응할 수 있으며 그 적응 원리에 대해서 설명한다. 또한 저전력을 위한 전압 모드 송신기의 접지 기반 차동 신호를 수신하는 기술에 대해서 설명하였다. 17.6 dB의 피킹 이득을 갖는 CTLE(Continuous Time Linear Equalizer)는 6.25 GHz에서 ?21 dB 손실을 갖는 채널의 길게 늘어지는 ISI(Inter Symbol Interference)를 제거한다. 45 nm CMOS 공정을 이용하여 eye diagram에서 200 mV의 전압 마진과 0.75 UI의 시간 마진을 갖고 0.87 mW/Gb/s의 낮은 전력 소모를 유지한다.

[1]  Ji-Eun Jang,et al.  A 1-mW 12-Gb/s continuous-time adaptive passive equalizer in 90-nm CMOS , 2009, 2009 IEEE Custom Integrated Circuits Conference.

[2]  Jri Lee,et al.  A 21-Gb/s 87-mW transceiver with FFE/DFE/linear equalizer in 65-nm CMOS technology , 2009, 2009 Symposium on VLSI Circuits.

[3]  David A. Johns,et al.  Integrated circuits for data transmission over twisted-pair channels , 1997 .

[4]  Jung-Hoon Chun,et al.  Low Power 4-Gb/s Receiver for GND-referenced Differential Signaling , 2012 .

[5]  Yong-Sam Moon.  A 6Gbps CMOS Feed-Forward Equalizer Using A Differentially-Connected Varactor , 2009 .

[6]  Shen-Iuan Liu,et al.  A 40Gb/s CMOS Serial-Link Receiver with Adaptive Equalization and CDR , 2008, 2008 IEEE International Solid-State Circuits Conference - Digest of Technical Papers.

[7]  Yasushi Hayakawa,et al.  A 6Gb/s RX Equalizer Adapted Using Direct Measurement of the Equalizer Output Amplitude , 2008, 2008 IEEE International Solid-State Circuits Conference - Digest of Technical Papers.

[8]  Jri Lee,et al.  A 10Gb/s CMOS adaptive equalizer for backplane applications , 2005, ISSCC. 2005 IEEE International Digest of Technical Papers. Solid-State Circuits Conference, 2005..