A high performance 90nm SOI technology with 0.992 /spl mu/m2 6T-SRAM cell
暂无分享,去创建一个
S. Narasimha | A. Gabor | W. Rausch | S.K.H. Fung | P. Agnello | X. Chen | D. Wehella-Gamage | W.H. Lee | R. Goldblatt | J. Welser | M. Khare | Y. Li | S. Mittl | A. Chou | S. Holmes | B. Doris | F.F. Jamin | D. Schepis | T. Wagner | R. Mo | E. Barth | A. Vayshenker | A. Sekiguchi | M. Gribelyuk | L. Tsou | S. Wu | J. Snare | R. Ferguson | S.H. Ku | R.A. Donaton | S. Greco | C. Brodsky | R. DellaGuardia | S. Deshpande | W.L. Lai | P. McFarland | D. Nielsen | R. Purtell | S. Sankaran | E. Wu | W. Yan | P. Gilbert | K.P. Muller
[1] Edward J. Nowak,et al. CMOS scaling beyond the 100-nm node with silicon-dioxide-based gate dielectrics , 2002, IBM J. Res. Dev..