본 논문에서는 경로 대수를 이용한 MOS 회로의 개방과 단락고장 검출을 위한 테스트 생성방법을 제안 한다. 본 논문에서 제안한 방법은 R.I Damper등이 제안한 경로 대수 연산을 개선하여 필수적인 연산만을 수행하도록 함으로써 연산 수를 감소시키며, 또한 다단의 조합 논리 회로 테스트에 있어서 단일 고장만을 검출해 낼 수 있는 D-알고리즘에 비교하여, 경로와 컷셑에 포함되는 모든 트랜지스터들의 테스트를 동시에 수행하도록 함으로써 테스트의 수를 줄인다.