Méthodologie de partitionnement applicable aux systèmes sur puce à base de FPGA, pour l'implantation en reconfiguration dynamique d'algorithmes flot de données

La reconfiguration dynamique des FPGAs consiste a executer successivement une sequence d'algorithmes sur le meme circuit. Dans cette these, nous proposons une methode de partitionnement temporel d'un algorithme permettant de minimiser la surface logique d'un FPGA par exploitation de la reconfiguration dynamique. Cette approche permet d'accroitre l'efficacite du FPGA tout en permettant de satisfaire une contrainte de temps. La methode repose, sur une estimation du nombre d'etapes de reconfiguration possible a partir des tailles et des vitesses de traitement des operateurs en fonction du FPGA cible. Ensuite, nous deduisons le partitionnement de l'algorithme en implantant chaque etape trouvee dans l'analyse precedente. Cette approche peut etre ajustee de maniere heuristique afin d'affiner le nombre de partitions de facon plus precise. Nous illustrons la validite de l'approche en l'appliquant a des algorithmes de traitement d'images. Nous concluons sur des perspectives de cette approche.