Validación de sistemas tolerantes a fallos mediante inyección de fallos en modelos VHDL

La presente tesis aborda el problema de la Validacion experimental de Sistemas Tolerantes a Fallos basados en la Inyeccion de Fallos sobre modelos VHDL, En primer lugar se ha realizado un estudio del estado del arte de la inyeccion de fallos en sistemas de computadores, resaltando las tecnicas mas utilizadas, sus caracteristicas principales y algunas herramientas disenadas para llevarlas a termino. Se hace especial hincapie en la inyeccion mediante simulacion. Se ha generado un conjunto de modelos de fallos para ser implementados con el lenguaje VHDL en el proceso de inyeccion. Se ha trabajado en dos grupos de niveles de abstraccion: el nivel logico/RTL y el nivel algoritmico. El primero abarca las descripciones estructurales del lenguaje VHDL, mientras que el segundo esta relacionado con las descripciones comportamentales. Se ha aplicado una metodologia bottom-up en la generacion de los modelos, partiendo del estudio del conocimiento del mecanismo fisico que origina el fallo y viendo los efectos en los sucesivos nievles de abstraccion. Se estudian modelos tanto para fallos permanentes como para transitorios, haciendo especial enfasis en la tecnologia CMOS. Se ha mostrado las buenas relaciones que es posible establecer entre el lenguaje VHDL y la tecnica de inyeccion de fallos en simulacion. En la primera parte se presentan brevemente las caracteristicas generales del lenguaje VHDL, subrayando algunos aspectos de interes del mismo. En una segunda parte se describen varios mecanismos de inyeccion de fallos susceptibles de ser implementados en los modelos VHDL. Se desarrolla con detalle la implementacion de estas tecnicas, describiendo tanto las arquitecturas estructurales como las comportamentales de los componentes inyectores. Por ultimo se efectua un analisis comparativo de las distintas tecnicas de inyeccion planteadas, resaltando sus ventajas e inconvenientes. Se ha disenado tambien una herr