VHDL 상위 수준 합성 시스템의 설계

본 논문에서는 VHDL의 행위 기술을 입력으로 받아들여 레지스터 전송 수준의 데이타 패스를 자동으로 합성하는 SHSS-V(Sogang High-level Synthesis System-VHDL version)의 설계에 대해 기술한다. VHDL의 부분사양과 중간형태를 결정함으로써 시뮬레이션과 상위 수준 합성을 지원하는 VHDL 설계 환경을 구축하였고, 설정된 부분사양에 대한 상위 수준 합성 과정을 위한 스케쥴링, 모듈할당 알고리듬을 제안한다. 실험 결과에서 상위 수준 합성의 벤치마크 테스트 프로그램으로 사용되는 미분방정식 연산기와 5차 엘립틱 웨이브 필터에 대한 결과를 보였으며 제안된 시스템 SHSS-V의 효율성을 보였다.