论文信息 - Formale Analyse und Verifikation von Statemate-Entwürfen (Formal Analysis and Verification of Statemate Designs)

Formale Analyse und Verifikation von Statemate-Entwürfen (Formal Analysis and Verification of Statemate Designs)

Dieser Artikel gibt einen Überblick über die Statemate-Verifikationsumgebung und ihre Anwendung zur Verifikation von eingebetteten Steuerungssystemen. Ein Schwerpunkt liegt auf der Präsentation von neu eingeführten Analysetechniken sowie der Integration von Live Sequence Charts, einer Erweiterung von Message Sequence Charts.

Werner Damm | Jochen Klose | Hartmut Wittke | Tom Bienmüller

[1] Werner Damm,et al. Verification of a Radio-Based Signaling System Using the STATEMATE Verification Environment , 2001, Formal Methods Syst. Des..

[2] Tiziano Villa,et al. VIS: A System for Verification and Synthesis , 1996, CAV.

[3] Werner Damm,et al. The STATEMATE Verification Environment - Making It Real , 2000, CAV.

[4] Peter Jansen,et al. Verification of Automotive Control Units , 1999, Correct System Design.

[5] David Harel,et al. Modeling Reactive Systems With Statecharts : The Statemate Approach , 1998 .

[6] Hardi Hungar,et al. Formal Verification of an Avionics Application using Abstraction and Symbolic Model Checking , 1999 .

[7] David Harel,et al. LSCs: Breathing Life into Message Sequence Charts , 1999, Formal Methods Syst. Des..