논리회로의 자동생성기 개발

최근 상위 수준 및 논리합성에 대한 연구가 진행됨에 따라, 구현하고자 하는 시스템의 동작을 알고리즘 단계의 행위에 대하여 기술하거나 또는 레지스터 전송 레벨(RTL)로 기술하면, 자동적으로 합성이 이루어져 원하는 회로를 얻을 수 있게 되었다. 그러나 대부분의 경우 컴퓨터에 의한 자동합성은 설계자의 숙련된 기술을 이용하면 더욱 양질의 설계를 얻을 수 있으나, 합성의 결과가 문자 형태로 출력되어 설계자가 이해하기 매우 어려운 단점이 있다. 본 논문에서는 이러한 문제를 해결하기 위해서 합성의 과정 또는 결과로서 생성된 네트리스트를 입력으로 하여 각 심볼간의 연결 관계를 추출하여 설계자의 이해가 쉽도록 논리게이트(logic gate)로 정보를 합성하여 자동적으로 논리 회로를 생성할 수 있는 스케메틱 자동생성기(schematic generator)를 구현 하였다.