CAD를 이용한 Gate Matrix Layout

Polysilicon을 matrix 의 column 에, diffusion과 metal 을 row 에 할당하여 polysilicon 과 diffusion 의 교차점에서 transistor 를 형성하는 Gate Matrix Layout방식이 있다. 본 논문에서는 Gate Matrix Layout 방식의 면적을 최소화하는 문제의 해를 구하는 방법을 제안한다. Chip 면적의 최소화는 track 수를 최소화함으로써 얻을 수 있는데, 본 논문에서는 connection graph 로 부터 v.d.c. matrix 를 구성하고 최소의 clique 수와 dummy1 을 갖는 filled matrix 를 재구성함으로써 track 수를 최소화하는 문제의 해를 구하는 algorithm 을 제안하고, program 실험을 행함으로서 본 논문에서 제안한 algorithm 의 유효성을 확인한다.