Hardware Accelerator zur Simulation pulscodierter Neuronaler Netze
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Abweichend von bereits existierenden Hardwarerealisierungen, soll ein Neuro-Accelerator vorgestellt werden, der sich durch die folgenden Eigenschaften auszeichnet: Durch den Einsatz eines einzelnen Accelerators wird es moglich sein, pulscodierte neuronale Netze mit 32k Neurone und 4 Mio Synapsen in Echtzeitnahe zu simulieren. Durch die Vernetzung mehrerer Accelerator-Boards untereinander ist desweiteren eine Simulation beliebig groser neuronaler Netze durchfuhrbar, wobei nur dann eine Erhohung der Simulationsdauer zu erwarten ist, wenn sich aufgrund steigender Netzaktivitat die Anzahl der zu erregenden Neurone pro Accelerator-Board vergrosert.
[1] U. Ramacher. Guide Lines to VLSI Design of Neural Nets , 1991 .
[2] Ulrich Rückert,et al. VLSI Design of Neural Networks , 1990 .
[3] Heinrich Klar,et al. Hardware Requirements for Spike-Processing Neural Networks , 1995, IWANN.
[4] Herbert J. Reitboeck,et al. Object separation in dynamic neural networks , 1993, IEEE International Conference on Neural Networks.