Interconnect delay fault test controller and test apparatus using the same
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본 발명은 IIEEE 1491.1 규격을 사용하여 경계 스캔 셀(Boundary Scan Cell, BSC) 사이의 연결선 지연 고장(IDFT)을 테스트하는 제어 신호를 발생하는 연결선 지연 고장 테스트 제어기로서, IEEE 1491.1 규격의 데이터 레지스터 쉬프트 신호(ShiftDR)와 데이터 레지스터 갱신 신호(UpdateDR)와 데이터 레지스터 클럭 신호(ClockDR)를 입력받는 신호 입력부와, 상기 신호 입력부에서 입력받은 상기 신호들에 대해서 시스템 클럭(SysCLK)을 기초로 상기 경계 스캔 셀 내에서 1 시스템 클럭 구간 내에서 갱신(Update)과 캡쳐(Capture)가 수행되도록 갱신 신호(UpDR)와 캡쳐 신호(CapDR)를 생성하는 신호 생성부를 포함하는 연결선 지연 고장 테스트 제어기에 관한 것이다. 본 발명에 따르면, IEEE 1149.1 기반의 보드 상의 연결선 뿐만 아니라, SoC내의 IEEE P1500 랩드(Wrapped) 코어 사이의 연결선 지연 고장 테스트를 1 시스템 클럭 또는 코어 클럭 구간 내에서 갱신과 캡쳐를 수행하도록 구성할 수 있으며, 또한 시스템 클럭 또는 코어 클럭이 다수개 있는 경우에도 각 시스템 클럭 또는 코어 클럭에 대응하여 한 번의 테스트 사이클에 서로 다른 시스템 클럭 또는 코어 클럭을 사용하는 여러 연결선의 지연 고장 테스트를 동시에 수행할 수 있다. IEEE 1149.1, JTAG, IEEE P1500, 연결선 지연 고장 테스트(IDFT), 갱신, 캡 쳐, 코어, 데이터 레지스터 쉬프트 신호(ShiftDR), 데이터 레지스터 갱신 신호(UpdateDR), 데이터 레지스터 클럭 신호(ClockDR), 시스템 클럭(SysCLK), 코어 클럭(CoreCLK)